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1. Benutzerdefinierte Baudraten, die von einem externen Takt oder von einer internen PLL-Programmierung unterstützt werden 2. Im 256 Byte tiefen FIFO-Chip bei der Übertragung empfängt er den Pfad jedes seriellen Ports. 3.Unterstützt Remote-Wake-up- und Power-Management-Funktionen 4.Unterstützt langsames IrDA auf allen seriellen IEEE1284-Anschlüssen 5.IEEE 1284-konforme Parallelport-Schnittstelle, unterstützt SPP / PS2 / EPP / ECP-Modi und Centronic-Schnittstelle 6.Schnellere Datenraten von bis zu 1,5 Mbit/s für Parallelport
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